EXCUSE ME ，表层的AC耦合电容和PCB内层的高速线会有串扰？
宣布时间：2025-11-10 11:44:28
高速先天生员-- 黄刚
这究竟是在形貌一种什么样的设计场景呢？着实是我们在高速设计中一个很典范的case。一样平常来说 ，芯片到芯片的高速链路中心都会有AC耦合电容 ，作用说了500多次了 ，这里就不重复了哈。由于AC耦合电容一样平常会放在靠近吸收端 ，恰幸亏这个区域会和另外一个偏向来的高速信号举行搜集 ，以是我们经� ；峥吹较旅嬲庋牡缛莺透咚僮呦呓换愕纳杓�。
今天要剖析的就是它！AC耦合电容在表层 ，然后高速走线在L3层 ，中心L2层是地平面的这种情形。那就回到了问题和摘要说的问题了 ，凭证电磁场理论 ，电容在表层 ，走线在L3层 ，若是中心的L2层是个完整的参考平面的话 ，表层的电容及走线和L3层的走线之间是不保存串扰的 ，由于电磁场没有交集。
可是凡事都不可往理想的情形去想。理论一定是对的嘛 ，要害重点是要L2层是个“完整”的参考平面 ，什么是完整呢？就像上面谁人电容的3D模子图 ，L2层的平面就是完整了啊 ，以是电容和走线就是没串扰�。】墒谴攀敲涣� ，只不过让电容链路的信号质量肩负了所有。
我们知道 ，电容结构自己的焊盘较量宽 ，那么阻抗若是参考L2层那么近的话 ，阻抗一定是低的 ，就像上面这个模子一样 ，若是只参考L2层地平面的话 ，阻抗只有60欧姆左右。对 ，你没听错 ，100欧姆的差分 ，电容位置的阻抗只有60欧姆！
那虽然不可�。≌庋瓷浜艽� ，信号质量预计差到没边啦！以是我们针对电容结构去优化的最佳计划就是挖空电容下面的参考层 ，例如通过仿真给出以下的一个反焊盘挖空计划 ，这样的话 ，电容结构的阻抗就能做到90欧姆以上了！
完善！电容结构自己的信号质量优化得杠杠的了！可是问题不就来了嘛 ，L2层由于挖空了地平面 ，酿成了不完整的平面了 ，这样的话表层的电容和L3层的走线就不是之前的没串扰的状态了哦。从下图可以发明 ，表层的电容和L3层的走线就会通过L2层的这个挖空的区域爆发电磁场的交集 ，也就是会有串扰爆发了！
可是 ，在设计中 ，这是个电容安排的麋集区域 ，可能会有几十对高速链路 ，也就是并排放着几十对电容 ，L3层的高速线能挪开的空间一定也不大。那我们前期去评估这种挖空case下电容和高速走线间的串扰量级就很是的有意义了 ，可以指导我们走线究竟拉开几多距离能知足串扰的要求。
以下动图是走线在笔直偏向上从近到远拉开距离的设计历程：
那我们同步也去扫描仿真的效果 ，从0mil（也就是贴着反焊盘边沿）到拉开10mil笔直距离 ，串扰的转变如下所示：
可以看到 ，要是走线贴着反焊盘边沿时 ，关于25Gbps的高速信号 ，串扰只有33dB ，较量不睬想。然后每拉开多2mil ，串扰或许能改善5dB ，是一个很不错改善幅度。
这里着实有2个问题是值得关注的 ，从信号质量的角度看 ，一定就是拉开的距离越远 ，串扰的改善越显着 ，可是究竟有没有那么多笔直空间给你拉开 ，这个要凭证这个项目的空间密度来权衡了。另外一个方面 ，可能各人纷歧定想到 ，那就是加工层偏的影响。一样平常的板厂加工的层偏误差都会有4mil以上 ，尤其是高多层的情形下 ，这个值会更大。团结到我们今天讲的这个case ，有可能你在设计中是拉开了4mil的距离 ，可是加工层偏又会导致你回到0mil的串扰状态。更极限的是 ，若是自己设计就是贴着反焊盘 ，也就是0mil的设计 ，那加工出来可能酿成了-4mil ，也就是走线之间到了反焊盘区域内里了 ，这样串扰就更恐怖了。So。。。我们万万不要忽视加工误差的影响 ，选择一个好的板厂 ，能给各人允许最小的层偏误差 ，这样也能给各人的设计留出更多的裕量的哦！
